M483KG开发板

发表于 2022-11-4 15:41:27

M483KG开发板测试，时钟无法设到4M，不知各位有没有遇到？

发表于 2022-11-7 08:50:54

SYS_UnlockReg();

/* Set XT1_OUT(PF.2) and XT1_IN(PF.3) to input mode */
PF->MODE &= ~(GPIO_MODE_MODE2_Msk | GPIO_MODE_MODE3_Msk);

/* Enable External XTAL (4~24 MHz) */
CLK->PWRCTL |= CLK_PWRCTL_HXTEN_Msk; //

/* Waiting for 4MHz clock ready */
CLK_WaitClockReady(CLK_STATUS_HXTSTB_Msk);

/* Switch HCLK clock source to XTAL */

CLK->CLKSEL0 &= ~CLK_CLKSEL0_HCLKSEL_Msk;
CLK->CLKSEL0 |= CLK_CLKSEL0_HCLKSEL_HXT;

/* Set PCLK0/PCLK1 to HCLK/2 */
//CLK->PCLKDIV = (CLK_PCLKDIV_APB0DIV_DIV2 | CLK_PCLKDIV_APB1DIV_DIV2);
CLK->PCLKDIV = (CLK_PCLKDIV_APB0DIV_DIV1 | CLK_PCLKDIV_APB1DIV_DIV1);
我是这么写的，但仿真中看到的是12M系统时钟，是哪里写错了还是芯片不支持4M系统时钟？

发表于 2022-11-7 09:32:07

开发板晶振已经改为4M

admin · 发表于 2022-11-7 17:11:54

将外部晶振从12M换成4M,还需要修改__HXT宏定义和HXTGAIN寄存器

admin · 发表于 2022-11-7 17:12:21

admin · 发表于 2022-11-7 17:12:39

另外debug时，可以看一下CLK的寄存器，看晶振是否使能成功

发表于 2022-11-8 09:40:40

加入
CLK->

WRCTL |=CLK_PWRCTL_HXTGAIN_Msk0;
其中在clk_reg.h中新定义
#define CLK_PWRCTL_HXTGAIN_Pos (10) /*!< CLK_T:

WRCTL: HXTGAIN Position */
#define CLK_PWRCTL_HXTGAIN_Msk (0x3ul << CLK_PWRCTL_HXTGAIN_Pos) /*!< CLK_T:

WRCTL: HXTGAIN Mask */
#define CLK_PWRCTL_HXTGAIN_Msk0 (0x0ul << CLK_PWRCTL_HXTGAIN_Pos)
仿真显示主频还是12M
C:\Users\embedded\AppData\Local\Temp\企业微信截图_16678714039271.PNG

发表于 2022-11-8 09:48:14

加入
CLK->

WRCTL |=CLK_PWRCTL_HXTGAIN_Msk0;
其中在clk_reg.h中新定义
#define CLK_PWRCTL_HXTGAIN_Pos (10) /*!< CLK_T:

WRCTL: HXTGAIN Position */
#define CLK_PWRCTL_HXTGAIN_Msk (0x3ul << CLK_PWRCTL_HXTGAIN_Pos) /*!< CLK_T:

WRCTL: HXTGAIN Mask */
#define CLK_PWRCTL_HXTGAIN_Msk0 (0x0ul << CLK_PWRCTL_HXTGAIN_Pos)
仿真显示主频还是12M

发表于 2022-11-8 09:49:58

从0x0到0x3都试过了，都是12M

admin · 发表于 2022-11-8 13:57:44

请问您__HXT宏定义修改了么

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